AGP (Accelerated Graphic Port-Ускоренный Графический Порт)

не по слоту і розводці) AGP 1. 0 залишився назад сумісний з PCI, але отримав і деякі розширення:

1.             Черга запитів. На AGP, на відміну від PCI, для передачі наступної адреси чекати закінчення поточної передачі зовсім не обов'язково - можна зробити відразу декілька запитів на читання (запис), а потім послідовно рахувати (передати) дані.

2.             Часткове демультиплексування шин адреси і даних. Реалізація вельми оригінальна - на додаток до стандартної 32х-бітної мультиплексованої шини (AD) є 8-мі розрядна "бічна" шина адреси (SBA). Алгоритм такий: при порожній черзі запитів декілька перших передач адреси виробляється станадартно, по мультиплексованої шині AD, а після того, як по ній підуть запитані дані, передачі наступних адрес в чергу вироблятимуться по шині SBA.

3.             Режим DDR для ліній даних. Вже в стандарті AGP 1. 0 був реалізований режим 2x - передачі по лініях AD і SBA з подвоєною частотою, по фронту і спаду синхросигналу. Всупереч розповсюдженій помилці, материнських плат з підтримкою лише режиму 1x просто не існує - в першому чіпсеті з підтримкою AGP, Intel 440LX, режим 2x вже був реалізований.

Цей варіант AGP досить швидко став загальним стандартом, VIA, SIS і ALi випустили власні чіпсети з підтримкою AGP.

 

 AGP 2. 0

Досить швидко розвиток системної пам'яті привів до того, що її пропускна спроможність перевищила пропускну спроможність AGP 1. 0 навіть в режимі 2x. Природно, був розроблений новий стандарт - AGP 2. 0. І ось тут-то чудеса і почалися. . . Окрім дрібних удосконаленнях режиму Bus Master, що залишився від PCI, була одна-єдина, але глобальна зміна специфікації - для реалізації передач QDR (4 передачі за такт) сигнальні рівні інтерфейсу були понижені до 1. 5V замість 3. 3V в AGP 1. 0. Через те, що при таких частотах ємкість провідників починає грати вже істотне значення, пониження рівня логічної "1" здатне зменшити вжиток вихідних каскадів і підвищити швидкодію і стабільність. Всупереч распостраненным помилкам, напруга ліній, по яких подається живлення для чіпа і пам'яті (або їх стабілізаторів) не змінилося, - все 3 лінії, VDD 3

3, VDD 5 і VDD 12 так і залишилися в роз'ємі. З 3. 3V до 1. 5V змінилося лише VDDQ - напруга вихідних каскадів чіпа.

Мало хто знає, але подібне рішення вирушає корінням ще в специфікацію PCI - спочатку ця шина мала рівень логічною "1" 5. 0V, а в специфікації PCI 2. 1 для реалізації частоти 66MHz було передбачено його зниження до 3. 3V. Проблем не виникло, по-перше, тому, що варіанти PCI 32/66 і 64/66 широких розповсюдження до цих пір не отримали, присутній лише в серверних рішеннях, а по-друге, через те, що сигнальні рівні шини однозначно задаються ключами слота PCI:

 

 Для сумісності з AGP 1. 0 нових материнських плат і відеокарт було зроблено наступні дії:

 1) Перший рівень сумісності - ключі роз'ємів:

 Карта і роз'єм AGP 1. 0. Сигнальні рівні - 3. 3V.

Карта і роз'єм AGP 1. 0/2. 0 (Універсальні). Сигнальні рівні набудовуються, 3. 3V або 1. 5V.

 Карта і роз'єм AGP 2. 0. Сигнальні рівні - 1. 5V.

 GP Pro - не окремий стандарт, а просто назад сумісний слот з додатковими ланцюгами живлення.

 Відповідно, несумісну карту в материнську плату увіткнути не вийде. На жаль, неправильно вирізані ключі рідко, але зустрічаються (див. нижчий).

Якщо ж карта або материнська плата підтримують декілька сигнальних рівнів, то

 2) Сигнальні рівні задаються відеокартою, лінією TYPEDET# - замикання її на землю включає режим

1 2 3 4 5

Похожие работы