PowerPC - микропроцессорная RISC-архитектура

регістра умов, пропонує: а) наявність спеціального біта в коді операції кожної команди, що робить модифікацію регістра умов додатковою можливістю, і тим самим відновлює здатність компілятора реорганізувати код, і b) декілька (вісім) регістрів умов для того, щоб обійти проблему єдиного ресурсу і забезпечити більше число імен регістра умов так, що компілятор може розмістити і розподілити ресурси регістра умов, як він це робить для універсальних регістрів.

Іншою причиною вибору моделі розширеного регістра умов є те, що вона узгоджується з організацією машини у вигляді незалежних виконавчих пристроїв. Концептуально регістр умов є локальним по відношенню до пристрою переходів. Отже, для оцінки напряму виконання умовного переходу не обов'язково звертатися до універсального регістрового файлу (який є локальним для пристрою з фіксованою крапкою). Для того ступеня, з яким компілятор може заздалегідь спланувати модифікацію коди умови (і/або завантажити заздалегідь регістри адреси переходу), апаратура може заздалегідь проглянути і скрутити умовні переходи, виділяючи їх з потоку команд. Це дозволяє звільнити в конвеєрі часовий слот (такт) видачі команди, зазвичай зайнятий командою переходу, і дає можливість диспетчерові команд створювати безперервний лінійний потік команд для обчислювальних виконавчих пристроїв.

Перша реалізація архітектури POWER з'явилася на ринку в 1990 році. З тих пір компанія IBM представила на ринок ще дві версії процесорів POWER2 і POWER2+, що забезпечують підтримку кеш-пам'яті другого рівня і що мають розширений набір команд.

За даними IBM процесор POWER вимагає менш одного такту для виконанні однієї команди в порівнянні з приблизно 1. 25 такту у процесора Motorola 68040, 1. 45 такту у процесора SPARC, 1. 8 такту у Intel i486DX і 1. 8 такту Hewlett-Packard PA-RISC

Тактова частота архітектурного ряду залежно від моделі міняється від 25 Мгц до 62 Мгц.

Процесори POWER працюють на частоті 33, 41. 6, 45, 50 і 62. 5 МГЦ. Архітектура POWER включає роздільну кеш-пам'ять команд і даних (за винятком робочих станцій і серверів робочих груп початкового рівня, які мають однокристальну реалізацію процесора POWER і загальну кеш-пам'ять команд і даних), 64- або 128-бітову шину пам'яті і 52-бітову віртуальну адресу. Вона також має інтегрований процесор плаваючої крапки і таким чином добре підходить для додатків з інтенсивними обчисленнями, типовими для технічного середовища, хоча поточна стратегія RS/6000 націлена як на комерційні, так і на технічні застосування. RS/6000 показує хорошу продуктивність на плаваючій крапці: 134. 6 SPECp92 для POWERstation/Powerserver 580. Це менше, ніж рівень моделей Hewlett-Packard 9000 Series 800 G/H/I-50, які досягають рівня 150 SPECfp92.

Для реалізації швидкої обробки введення/виводу в архітектурі POWER використовується шина Micro Channel, що має пропускну спроможність 40 або 80 Мбайт/сек. Шина Micro Channel включає 64-бітову шину даних і забезпечує підтримку роботи декількох головних адаптерів шини. Така підтримка дозволяє мережевим контролерам, відеоадаптерам і іншим інтелектуальним пристроям передавати інформацію по шині незалежно від основного процесора, що знижує навантаження на процесор і відповідно збільшує системну продуктивність.

Багатокристальний набір POWER2 складається з восьми напівзамовних мікросхем (пристроїв):

• Блок кеш-пам'яті команд (ICU) - 32 Кбайт, має два порти з 128-бітовими шинами;

• Блок пристроїв цілочисельної арифметики (FXU) - містить два цілочисельні конвеєри і два блоки

1 2 3 4 5 6 7

Похожие работы