PowerPC - микропроцессорная RISC-архитектура

буфер завершення команд (completion buffer) і потім послідовно записуються у відповідний регістровий файл у міру вилучення команд з буфера завершення. Для мінімізації конфліктів по регістрах, в процесорі POWERPC 603 передбачені окремі набори з 32 цілочисельних регістрів загального призначення і 32 регістрів плаваючої крапки.

POWERPC 604

Суперскалярний процесор POWERPC 604 забезпечує одночасну видачу до чотирьох команд. При цьому паралельно в кожному такті може завершуватися виконання до шести команд. На малюнку 5. 21 представлена блок-схема процесора 604. Процесор включає шість виконавчих пристроїв, які можуть працювати паралельно:

• пристрій плаваючої крапки (FPU);

• пристрій виконання переходів (BPU);

• пристрій завантаження/запису (LSU);

• три цілочисельні пристрої (IU):

• два однотактні цілочисельні пристрої (SCIU);

• одне многотактное цілочисельний пристрій (MCIU).

Така паралельна конструкція у поєднанні із специфікацією команд POWERPC, що допускає реалізацію прискореного виконання команд, забезпечує високу ефективність і велику пропускну спроможність процесора. Вживані в процесорі 604 буфери перейменування регістрів, буферні станції резервування, динамічне прогнозування напряму умовних переходів і пристрій завершення виконання команд істотно збільшують пропускну спроможність системи, гарантують завершення виконання команд в порядку, наказаному програмою, і забезпечують реалізацію моделі точного переривання.

У процесорі 604 є окремі пристрої управління пам'яттю і окремі по 16 Кбайт внутрішні кеші для команд і даних. У нім реалізовано два буфери перетворення віртуальних адрес у фізичні TLB (окремо для команд і для даних), що містять по 128 рядків. Обидва буфери є двоканальними асоціативними для множини і забезпечують змінний розмір сторінок віртуальної пам'яті

Кеш-пам'яті і буфера TLB використовують для заміщення блоків алгоритм LRU.

Процесор 604 має 64-бітову зовнішню шину даних і 32-бітову шину адреси. Інтерфейсний протокол процесора 604 дозволяє декільком головним пристроям шини конкурувати за системні ресурси за наявності централізованого зовнішнього арбітра. Крім того, внутрішні логічні схеми спостереження за шиною підтримують когерентність кеш-пам'яті в мультипроцесорних конфігураціях. Процесор 604 забезпечує як одиночні, так і групові пересилки даних при зверненні до основної пам'яті.

POWERPC 620

До кінця 1995 року очікується поява нового процесора POWERPC 620. На відміну від своїх попередників це буде повністю 64-бітовий процесор. При роботі на тактовій частоті 133 Мгц його продуктивність оцінюється в 225 одиниць SPECint92 і 300 одиниць SPECfp92, що відповідно на 40 і 100% більше показників процесора POWERPC 604.

Подібно до інших 64-бітових процесорів, POWERPC 620 містить 64-бітові регістри загального призначення і плаваючої крапки і забезпечує формування 64-бітових віртуальних адрес. При цьому зберігається сумісність з 32-бітовим режимом роботи, реалізованим в інших моделях сімейства POWERPC.

У процесорі є кеш-пам'ять даних і команд загальною ємкістю 64 Кбайт, інтерфейсні схеми управління кеш-пам'яттю другого рівня, 128-бітова шина даних між процесором і основною пам'яттю, а також логічні схеми підтримки когерентного стану пам'яті при організації багатопроцесорної системи.

Процесор POWERPC 620 націлений на ринок високопродуктивних робочих станцій і серверів.

В ув'язненні відзначимо, що в ілюстраціях до курсу приведені основні характеристики деяких сучасних систем,

1 2 3 4 5 6 7

Похожие работы